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DI MATTEO, STEFANO Statistiche

DI MATTEO, STEFANO  

DIPARTIMENTO DI INGEGNERIA DELL'INFORMAZIONE  

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Titolo Data di pubblicazione Autore(i) File
Design and Evaluation of a Peripheral for Integrity Checking to Improve RAS in RISC-V Architectures In corso di stampa Rossi, Daniele; Canino, Nicasio; DI MATTEO, Stefano; Saponara, Sergio; Tenentes, Vasileios
A PUF-Based Secure Boot for RISC-V Architectures 1-gen-2024 DI MATTEO, Stefano; Zulberti, Luca; Cosimo Lapenna, Federico; Nannipieri, Pietro; Crocetti, Luca; Fanucci, Luca; Saponara, Sergio
Cycle-Accurate Verification of the Cryptographic Co-Processor for the European Processor Initiative 1-gen-2024 Nannipieri, Pietro; DI MATTEO, Stefano; Crocetti, Luca; Zulberti, Luca; Fanucci, Luca; Saponara, Sergio
Design Methodology and Metrics for Robust and Highly Qualified Security Modules in Trusted Environments 1-gen-2023 Crocetti, Luca; Nannipieri, Pietro; Di Matteo, Stefano; Saponara, Sergio
Hardware Design of an Advanced-Feature Cryptographic Tile within the European Processor Initiative 1-gen-2023 Nannipieri, Pietro; Crocetti, Luca; Di Matteo, Stefano; Fanucci, Luca; Saponara, Sergio
Review of Methodologies and Metrics for Assessing the Quality of Random Number Generators 1-gen-2023 Crocetti, L; Nannipieri, P; Di Matteo, S; Fanucci, L; Saponara, S
A Script-Based Cycle-True Verification Framework to Speed-Up Hardware and Software Co-Design: Performance Evaluation on ECC Accelerator Use-Case 1-gen-2022 Zulberti, Luca; DI MATTEO, Stefano; Nannipieri, Pietro; Saponara, Sergio; Fanucci, Luca
CRFlex: A Flexible and Configurable Cryptographic Hardware Accelerator for AES Block Cipher Modes 1-gen-2022 Nannipieri, P.; Baldanzi, L.; Crocetti, L.; Di Matteo, S.; Falaschi, F.; Fanucci, L.; Saponara, S.
Design and Test of an Integrated Random Number Generator with All-Digital Entropy Source 1-gen-2022 Crocetti, L.; Di Matteo, S.; Nannipieri, P.; Fanucci, L.; Saponara, S.
VLSI Design of Advanced-Features AES Cryptoprocessor in the Framework of the European Processor Initiative 1-gen-2022 Nannipieri, P.; Matteo, S. D.; Baldanzi, L.; Crocetti, L.; Zulberti, L.; Saponara, S.; Fanucci, L.
A RISC-V Post Quantum Cryptography Instruction Set Extension for Number Theoretic Transform to Speed-Up CRYSTALS Algorithms 1-gen-2021 Nannipieri, P.; Di Matteo, S.; Zulberti, L.; Albicocchi, F.; Saponara, S.; Fanucci, L.
Secure elliptic curve crypto-processor for real-time iot applications 1-gen-2021 Di Matteo, S.; Baldanzi, L.; Crocetti, L.; Nannipieri, P.; Fanucci, L.; Saponara, S.
SHA2 and SHA-3 accelerator design in a 7 nm technology within the European Processor Initiative 1-gen-2021 Nannipieri, P.; Bertolucci, M.; Baldanzi, L.; Crocetti, L.; Di Matteo, S.; Falaschi, F.; Fanucci, L.; Saponara, S.
True random number generator based on Fibonacci-Galois ring oscillators for FPGA 1-gen-2021 Nannipieri, P.; Di Matteo, S.; Baldanzi, L.; Crocetti, L.; Belli, J.; Fanucci, L.; Saponara, S.
VLSI Design of Advanced-Features AES Cryptoprocessor in the Framework of the European Processor Initiative 1-gen-2021 Nannipieri, P.; Matteo, S. D.; Baldanzi, L.; Crocetti, L.; Zulberti, L.; Saponara, S.; Fanucci, L.
SHA2 and SHA-3 accelerator design in a 7 nm technology within the European Processor Initiative 1-gen-2020 Nannipieri, P.; Bertolucci, M.; Baldanzi, L.; Crocetti, L.; Di Matteo, S.; Falaschi, F.; Fanucci, L.; Saponara, S.
Crypto accelerators for power-efficient and realtime on-chip implementation of secure algorithms 1-gen-2019 Baldanzi, Luca; Crocetti, Luca; DI MATTEO, Stefano; Fanucci, Luca; Saponara, Sergio; Hameau, Patrice